차세대 반도체 제조의 세정기술 과제

기사입력 2017.03.30 10:03
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1. 머리말

리소그래피 기술과 프로세스 기술을 조합한 미세패턴형성기술의 채용으로 극자외선(Extreme UV : EUV)을 사용한 리소그래피 등 특수한 노광장비를 사용하지 않고도 20㎚ 사이즈의 초미세 디바이스의 개발이 가능한 것으로 되고 있다. 한편으로 세정 대상인 파티클에 관해서는 미세화의 문제점으로서 치명결함 사이즈(Critical Dimension)도 작아지게 되어 이물질 검사장비로는 검출 곤란한 20~30㎚사이즈의 미세 파티클도 세정대상으로 되어 왔다.

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또 차세대반도체 디바이스에서는 종래부터 사용되어오던 범용적인 재료이외에 High-k 막, 메탈게이트막으로 대표되는 각종 금속재료가 FEOL프로세스부터 채용되기 시작하였다. BEOL 에서는 최근에 약액내성이 약한 Low-k 막이 사용되고 있으므로 엣칭잔사, 미세 이물질 등의 세정(제거)은 하부에 데미지가 없이 소프트한 처리를 할 필요성이 점차 높아지고 있다. 파티클제거 세정, 엣칭잔사제거에 종래부터 사용되어 온 알카리+산화제의 혼합세정(예를 들면 SC1)으로는 금속재료, 하부절연막이 엣칭되어 버리므로 도저히 적용할 수 없게 되었다.

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이러한 배경으로 금속재료를 엣칭하지 않고(방식작용), 또한 각종 절연막에 대해서 엣칭을 억제하는 새로운 세정액을 각 약품메이커가 각각의 독자기술을 사용하여 개발을 진행하고 있다.

이와 같은 배경에서 차세대디바이스의 크리티컬 결함이 되는 20~30㎚사이즈의 미세파티클을 종래의 세정액, 프로세스기술을 사용한 제거기술로 제거 가능할 것인가? 더욱이 동 사이즈의 디바이스 패턴에 대하여 데미지가 없이 세정이 정말로 실현 가능한 것인가? 이러한 과제를 최근에 연구하고 있는 새로운 세정기술(세정액과 프로세스)에 관하여 살펴보고자 한다.

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2. 물리세정 방법의 정량 해석기술

종래부터 파티클의 세정효과에는 파티클 제거율(PRE: Particle Removal Efficiency) 지표가 거론이 되어오고 있다. PRE는 미립자계측기로 측정하는 웨이퍼상의 파티클 수, 포스트(세정후)값과 이니셜(세정전)값을 사용하여 표기한다.

PRE(%) = ((Initial-Post)/Initial)×100.

이 지표는 상대적인 세정방법의 결과치를 검토하는데에는 유효하나 동일 세정조건에서 미립자제거 효과의 입자 크기 의존성을 조사하는 데는 샘풀로서 추가적인 연구가 필요하게 된다. 최근 연구에서는 미립자 도포장비를 사용하여 입자 크기를 변화시켜 동일 웨이퍼상에 기존의 알고 있는 입자만을 오염시키는 방법을 채용하였다.

미립자 도포장비는 MPS사 제품 2300NPT-1(일본대리점:GSI크레오스)을 사용하였다. 그림1에 NPT-1장비 개요도와 300㎜웨이퍼에 40, 60, 80, 100, 200㎚의 폴리스티렌라텍스(PSL) 입자를 도포하고 이것을 SP2로 측정한 결과를 나타낸다. 그림2에 SURF monitor를 사용하여 동일 웨이퍼를 사용한 PRE 산출방법의 개념도를 나타내었다.

금번 미립자 크기와 입자수(밀도)의 조건은 SP2 계측환경 및 세정효과를 고려하여 설정하였다. 또 채용된 입자는 폴리스티렌라텍스(Polystyrene Latex)입자를 채용하였으며 이 도포장비는 다른 입자(예를 들면 실리카, 질화막)도 사용할 수 있는 메리트가 있다.

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3. 2유체 세정

대표적인 2유체세정(流體洗淨) 의한 PRE를 그림3에 나타내었다. 질소유량은 14 L/min으로 하였다. 이 결과의 최대 포인트는 제거가 용이하며 세정평가의 강제오염입자에는 부적합으로 말해지고 있던 PSL표준입자도 파티클입자 크기가 작아짐에 따라 PRE가 저하되어지는 것이다. 특히 60㎚이하에서는 극단적으로 PRE가 저하되었다. 다음에 40㎚와 200㎚의 2개의 PSL입자에 대해서 PRE와 질소유량 의존성을 그림4에 나타내었다. 200㎚ PSL입자는 극단적으로 유량의존성이 없이 높은 PRE를 나타내고 있으나 40㎚ PSl입자는 질소가 저유량(低流量)시는 PRE가 낮으나 고유량이 되면 PRE가 향상된다. 그러나 고유량 2유체세정은 물리력도 크게 되므로 패턴 데미지의 발생 위험이 크다. 그림3에 35㎚ CMOS 게이트구조의 데미지평가를 한 결과를 나타낸다. 표3에서 40㎚ PSL입자의 PRE가 개선된 사례에서도 질소 35L/min 의 조건에서는 웨이퍼 전면에서 패턴결함이 검출되었다. 하지만 40㎚ PSL입자가 제거되지 않는 질소 14 L/min 의 조건에서는 패턴결함이 거의 발생하지 않았다. 이 결과에서도 패턴결함 데미지(Damage)를 일으키지 않고 40㎚ 이하의 미세 파티클을 높은 PRE를 유지하며 좋은 효율로 물리세정하는 것이 매우 어렵다는 것을 알 수 있었다.

종래부터 제안되고 있는 데미지레스 파티클세정방법에는 물리세정을 사용하지 않고 세정액만으로 하는 리프트 오프 프로세스(Lift Off Process)가 있다. 이 방법은 하부 SiO2막 등의 절연막이 알카리세정시에 엣칭되는 문제가 있다. PRE와 알카리 세정조건과의 사이에 강한 상관성이 있는데 온도가 높으면 알카리농도가 높은 조건이 될수록 PRE가 높아진다. 이것은 PRE가 하부막의 엣칭량에 의존하고 있음을 의미하고 있다. 즉 데미지레스가 아니고 하부를 엣칭하는 관점에서는 SC1 알카리세정도 조건에 따라서는 사용할 수 없다. 특히 메탈 High-k막을 사용한 Logic 디바이스에서는 하부 그리고 게이트구조에 알카리 및 과산화수소수에 약한 막을 사용하고 있으므로 파티클제거의 관점에서는 매우 사용하기 어려운 공정의 하나이다.

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새로운 방법으로서 2유체 제트세정에 사용하는 세정액을 검토하는 제안을 하고 있다.

이 방법에서는 웨이퍼상에 형성되어 있는 Stag-nant layer를 컨트롤하는 방법을 연구하였다. 그림에서도 표면장력을 컨트롤하는 액체(희석IPA)를 사용하여 2유체 제트 세정을 한 결과를 나타낸다. 순수를 사용한 2유체 제트세정조건으로는 PRE가 낮으나 IPA를 첨가한 조건에서는 제거율이 비약적으로 향상되었다. 또한 알카리를 미량 첨가한 조건에서는 다시 PRE가 향상하였다. 이 PER향상 모델은 IPA첨가에 의해 액체의 표면장력이 저하되어 입자와 기판간에 액체침투성이 증가하고 기판상의 액막 두께, 특히 Stagnant layer 가 엷어지게 되는 점에 의하여 2유체 제트의 액옥(液玉)이 웨이퍼 표면의 미세 사이즈 PSL입자에 대해서도 영향을 주기 때문으로 생각된다.

다음에 IPA첨가 2유체 제트세정에서 35㎚ CMOS 게이트구조의 데미지 평가 결과를 그림4에 나타내었다. 순수의 동조건과 같이 2유체 제트세정에 의한 게이트 패턴데미지가 발생하지 않는 것을 확인하였다. 마지막으로 표4에 PRE 게이트 데미지 발생량을 정리하였다. 이 표에서 나타난바와 같이 종래의 순수를 베이스로 한 2유체 제트세정에서는 미세파티클을 패턴결함을 발생시키지 않고 제거하는 것이 곤란하였으나 IPA를 첨가한 2유체 제트세정의 채용으로 높은 PRE와 데미지레스를 동시에 실현할 수 있는 가능성을 나타내고 있다. 이는 저표면장력 액체를 세정에 사용하는 방향성은 향후의 미세패턴의 세정에는 필요불가결하게 될 것으로 생각한다.

4. 매엽 초음파세정
 
초음파세정을 차세대 미세패턴세정에 적용하기 위해서는 초음파 인가시에 형성되는 케비테이션(Cavitation)의 물리강도를 정량적으로 파악하여 케비테이션 자체를 제어가능한가 검토할 필요가 있다.

1) 케비테이션의 모니터링 방법

 일반적으로 사용되는 평가방법인 디바이스 패턴의 결함유무평가로는 초음파인가시에 발생하는 케비테이션의 파워 해석까지를 하는 것은 어렵다. 또 소노루미네센스(Sonoluminescnce)를 사용한 케비테이션 유무평가로는 본래는 3차원 정보를 CCD카메라 등으로 2차원 정보로서 다루게 되므로 케비테이션 하나하나의 신호를 분리, 해석하는 것은 불가능하다. 또 동기술에서는 웨이퍼 세정처리 중의 디바이스 패턴형성 영역 근방의 상태를 직접 모니터할 수 없다. 따라서 필자 등은 초음파세정시의 정확한 케비테이션력을 직접 관찰하기 위하여 브랑켓(Blanket)막의 금속막(알루미늄)과 레지스터막을 케비테이션 데미지평가용의 「이메이징필름(Imaging Film)」으로서 사용하는 것을 검토하였다.

그림5, 그림6에 알루미늄 금속막상 및 레지스트막상에 형성된 특징적인 케비테이션 이미지 그림(SEM)을 각각 나타내었다. 이 사진에서 알 수 있는 것은 알루미늄막이나 레지스트막에서도 막표면에 특이적인 홀상의 데미지(홀결함)가 형성되고 있음을 알 수 있다. 홀의 형태로서도 Single/Twin/ Triple hole이 있으며 이 홀을 열어주는 힘이 초음파시에 형성되는 케비테이션의 힘으로 생각된다. 즉 이 데미지가 패턴결함을 만들어 내는 초음파세정기에 의한 데미지라고 말할 수 있다.

그림7에 초음파세정 실시때 형성된 대표적인 게이트 패턴결함과 알루미늄막상에 형성된 홀결함을 함께 나타낸다. 이 SEM에서 알 수 있는 것은 간혹 2개씩 따로 케비테이션이 근접영역에서 발생하여 게이트 데미지를 발생시키는 것을 이해할 수 있으나 실제는 Imaging Film 인 알루미늄막상의 홀 결함평가(b)에서 Twin의 케비테이션 데미지가 게이트구조에 작용하여 데미지를 만들어 주는 것으로 추정할 수 있다. 또 게이트 데미지평가(a)에서는 케비테이션의 유무는 판별할 수 있으나 데미지 크기를 환산하는 것은 곤난하다. 한편 알루미늄 막상에 형성된 홀 결함(b)에서는 막재질, 홀의 크기, 홀 깊이의 정보에서 케비테이션 파워를 산출하는 것은 가능하다고 말한다.

그림8에 Single 및 Twin의 홀 결함의 몇가지 예를 들었다. 이 SEM에서 알수 있는 바와 같이 단일 홀결함이라도 하부 Si기판의 표면까지 완전히 보이는 홀과 크레이터형상의 중앙부 하부표면이 보이는 홀결함이 있다. 또 Twin 결함은 2미크론 프레임내에 약간 떨어져 2개의 홀결함을 형성하고 있는 경우와 2개의 홀이 1개의 홀결함으로서 합쳐진 홀도 있다.

이들 홀 데미지는 케비테이션에 기인하는 데미지로 생각되며 이 데미지를 저감시켜 주지 못하면 미세패턴이 형성되어 있는 웨이퍼에 대하여 패턴결함을 억제하는 초음파세정은 실현 불가능할 것으로 생각되어진다.

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2) 패턴 데미지  형성 모델
 
케비테이션 파워를 줄여주기 위하여 초음파진동자의 주파수를 고주파수로 쉬프트하는 것을 검토하였다. 고주파진동을 채용하여 케비테이션의 파워를 저감하는 것은 가능하였으나 모두 없애는 것은 불가능하였다. 따라서 초음파세정의 가장 큰 과제는 디바이스가 형성되는 웨이퍼 표면에서 어떻게 피하여(떨어져) 케비테이션을 발생시키는가 이다. 그림5에 케비테이션 데미지의 발생 모델을 나타낸다. 케비테이션에 의하여 웨이퍼에 주어지는 데미지는 웨이퍼와의 케비테이션 발생거리로 결정된다고 하는 모델이 있다. 케비테이션 사이즈는 원래는 초음파 진동자의 주파수로 정한다. 따라서 웨이퍼상에서 케비테이션이 발생한 경우는 하부 웨이퍼에 강한 데미지를 야기한다. 역으로 웨이퍼에서 떨어진 장소에서 케비테이션이 발생한 경우는 하부 웨이퍼에 데미지를 주지 않으나 동시에 파티클도 제거할 수 없다.

이런 케비테이션 파워 모델을 고려한 차세대디바이스용 초음파세정에 의한 파티클 제거를 고찰해 보면, 먼저 미세화 디바이스용으로 케비테이션 파워를 근본적으로 낮추어 주는 것, 또한 미세화 디바이스가 형성되어 있는 웨이퍼 표면에서 떨어진 곳에 케비테이션을 발생시켜 주는 케비티 제어기술이 필요하게 될 것으로 생각된다. 향후 세정장비 메이커, 초음파진동자 메이커로부터의 제안을 기대하고 싶다.

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5. 맺음말

본 편에서 소개한 세정 프로세스의 과제는 모두 디바이스의 미세화가 진행함에 따라 새롭게 고려해야할 과제로서 새로히 거론되고 있는 사안이다. 또한 이들 과제는 새로운 디바이스 구조와 미세화가 더욱 진행되는 디바이스 제조법에 대해서 부적합(오버엣칭과 기판휘어짐 등)이 발생하지 않도록 이미 실행하는 세정프로세스 레시피의 국소 최적작업만을 해 주어서는 극복할 수 없을 정도로 기술난이도가 높은 문제이라고 생각된다. 따라서 D/R이 30㎚ 이하의 차세대 디바이스에서 이들 세정프로세스를 확립하기 위하여는 종래의 경험만으로 해답을 구하지 말고 물리현상을 이해하고 제어하는 새로운 또한 유효한 파라메터를 도입한 새로운 세정기술이 필요할 것으로 생각된다.

또한 30㎚ 이하의 미세한 디바이스패턴에 결함(데미지)을 발생시키지 않고 패턴사이즈보다도 큰 파티클을 제거하는 것이 원리적으로 가능한 것인가를 다시 한번 재고할 필요가 있다. 이를 위하여 파티클 부착형태(Dry와 Wet)의 이해를 해가는 동시에 웨이퍼(하부막 종별로)에 대한 파티클 부착력 측정기술을 확립하여 패턴 데미지레스 세정해법이 있는가를 연구할 필요가 있다. 이 경우 해법이 없는 경우에는 고도의 세정기술을 탐구하여도 의미가 없어진다. 그래서 새로운 세정기술의 탐구와는 별도로 웨이퍼에 대한 파티클부착을 방지하는 각종 프로세스(프로세스와 하드)의 청정화와 프로세스 재료(레지스트, 도포막, 양품 등) 중에 파티클에 대한 필터링기술의 개발이 향후 한층 더 중요하게 되어질 것으로 생각된다.

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