3차원 LSI 기술과 전망

기사입력 2017.07.01 09:35
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○ 서언

 

2015년판 일본 실장기술 로드맵에 의하면 21세기는 보다 고도화한 정보통신 네트워크 사회 구축이 진전되고 있어서 고성능 휴대전자기기 보급이 진전되고 있다. 3차원화된 NAND 플래시 메모리의 대용량화 요구가 높아서 9개 칩 적층 디바이스가 양산되고 있다. 웨이퍼의 극막형화 특히 극막 웨이퍼의 핸들링이 과제가 되고 또한 극막 칩의 강도가 낮아지기 때문에 패키지의 저항력 구조화도 필요하게 된다. 새로운 멀티 칩 적층에 관해서는 TSV 기술이 실용화되고 있으며 고속화 때문에 시스템 LSI나 Micro에서의 TSV 기술의 응용도 기대되고 있다.


현재 Si 웨이퍼에서 관통경 형성기술과 전극 매입기술의 저가격화가 실용화에 대한 큰 과제가 되고 있으며 또한 고밀도 실장 때문에 Interposer에서의 부품 내장화가 진전되고 있다. LSI 칩을 내장한 SiP 제품을 과거에 양산화 실적이 있었기 때문에 향후 새롭게 전개하기 위해서는 KGD 보증과 같이 Rework(재작업)의 수단을 개발할 필요가 있다. 소형화나 고속화의 대응에는 실리콘 Interposer도 넓게 사용될 것 같다. 고밀도화에 따른 방열이 디바이스 성능을 제약되게 되어서 이 제약을 없애기 위해서 패키지에서 Junction부터 Case 표면까지 온도를 내리는 노력이 필요하게 되며 최종적으로는 시스템 전체로서의 방열설계가 디바이스의 성능을 결정하게 된다고 한다.


반도체실장 업체의 반도체실장 현황 과 전망 등을 찾아서 소개한다.

 

 

1. 3차원 LSI 개요

 

3차원 LSI, 1~2세대 이전의 기술을 사용해서도 최첨단 기술을 사용한 디바이스에 필적할 성능을 발휘하고 새로이 각종 이종 디바이스를 탑재하는 것에 의해서 하나의 칩으로 기존의 LSI에서는 될 수 없었던 고기능화의 실현, 소위 말하는 "More than Moore"의 실현을 도모하려고 하고 있다.


기존 LSI 기술은 Scaling 이론에 의한 차세대 비례 축소한 디바이스 성능이 예측되고 새롭게 전세계 연구개발자에 의해서 작성되고 공개된 반도체 기술로드맵(ITRS)에 의해서 차세대 기술이나 출현 시기를 거의 예측할 수 있었다. 이것에 의해서 각 반도체 디바이스 업체나 파운드리는 목표 기술이 명확해지고 동시에 반도체 장비업체나 세트 업체도 싱크로나이즈하여 반도체기술이나 신제품 개발을 진행해 왔다. LSI 프로세스는 수천 프로세스 단계을 정밀하게 컨트롤하는 것에 의해서 만들어진 정밀 기술이고 역으로 Flexibility를 거의 넣을 여지가 없었다. End Product와 LSI Chip의 Gap을 지금까지는 조립공정에서 유연하게 대응하여 왔다. 고성능화, 다기능화를 웨이퍼상에서 양품 갯수(PGD : Possible Good Die)를 증가시키는 것에 의한 칩 가격 저감이 큰 LSI 진화의 Drive원이다.

 

 

2. 3차원 LSI 기술

 

3차원 LSI는 기존 LSI 기술과는 상이하여 Flexibility가 적은 LSI와 각종 다양한 어플리케이션을 결집한 것이다. 소위 말하는 LSI 시스템 기술이다. 이 때문에 제조방법이 변화하고 있다. 2006년부터 2012년경까지는 명확한 목표 어플리케이션이 명확하지 않은 상태에서 많은 업체나 연구기관이 3차원 LSI의 연구개발에 참여하여 다양한 기술이 발표되었다.


그러나 Player는 재료업체 및 제조장비 업체를 제외한 한정된 것으로 기존 어플리케이션의 연장에서 3차원화하여도 가격적으로 맞지 않아서 시스템까지 생각하여 개발할 수 있는 일부 컨소시엄이나 고가의 어플리케이션을 제조하는 소수 기업으로 집중되기 시작한 것으로 생각된다.


표에서는 최종 디바이스를 만드는 방법을 다양하게 보이나 실제로는 고가 Product를 제조하는 최적 해법은 적다. 지금까지는 토후쿠 Microtech에서 3차원 적층 부분의 파운드리로서 Chip Level에서 8/12인치의 웨이퍼 레벨로 다양한 3차원 LSI의 개발을 수주하고 있었으나 공통적인 사양은 거의 없다. 누가 어떠한 Target Application을 실현하는가, 3차원화에서 무엇을 메리트로 찾아낼 것인가에 의해 제조방법이 다르게 된다.


이와 같이 고객의 요구에 대응하기 위해서 현재는 각종 구조를 가정하여서 다양한 요소기술과 규격이나 매입 유전체 재료의 상이한 TSV/Bump 형성기술, 각종의 접합기술을 준비하여 왔다.

 


3. 3차원 LSI의 어플리케이션

(사례 : 적층형 이미지 센서)

 

3차원 LSI는 소형화, 고속화, 다기능화, 이종 디바이스의 집적화가 가능하다. 그 외에 작은 면적의 KGD(Known Good Die) 칩을 인터포저상에 붙여 투과적인 대면적 칩을 수율 좋게 제작할 수 있다는 메리트나 적층되는 베이스 칩 일부를 변경한 다품종 소량생산에도 대응할 수 있는 가능성도 있다.


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그 중에서도 유망한 어플리케이션의 하나로는 적층형 이미지 센서가 있다. 3차원 구조의 매력은 기존 센서 LSI의 주변 회로 대부분을 별개의 칩으로 센서는 통상 최상층 칩에 집약할 수 있기 때문에,

 

① 높은 Fill Factor를 실현할 수 있는 것

② 센서를 타밀와 같이 전면에 깔 수 있어서 대면적 센서를 쉽게 실현할 수 있는 것

③ 센서 칩에 메모리나 연산처리기능을 갖는 칩을 적층하여 고속으로 화상신호 연산이 될 수 있는 것

④ TR 등 디바이스의 집적화가 난이한 화합물반도체 센서에 신호처리용 LSI를 적층하므로써 고해상으로 고속의 X선이나 적외선 센서가 실현 가능하다.

 

Si의 이면조사형 가시광 센서는 이미 양산단계에 있으며 향후 계속 시장 확대가 예상된다. 또한 화합물반도체 센서를 사용한 적층형 X선 센서도 일부 의료용 및 계측용으로 실용화되고 있다. 또한 두 개 이상을 조합한 Multi Spector 센서도 자동차 등 어플리케이션에 사용될 것으로 예상되고 있다.


새로이 향후 기대되고 있는 분야가 IoT를 구성하는 센서 모듈로써 이 분야를 Trillion Sensor Universe로 부르고 있어 대규모 센서 네트워크를 구축하는 건축, 농업, 의료, 수송 등 각종 사회 인프라를 1조개 센서로 IT 네트워크에 접속한다. 센서의 사용방법에도 좌우되지만 대표적인 것이 MEMS 센서, 신호처리회로, Transceiver, 에너지 Harvesting Device 등으로 구성된다.


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시제작 예로서는 MEMS 디바이스와 신호처리 LSI의 적층 예를 그림3에 나타냈다. 소형 파워 라인이 없는 곳에는 Micro Watt 이하의 저소비 전력이 요구되고 있어서 3차원 LSI 기술 어플리케이션으로서 최적이다. 또한 MEMS 단독 센서는 MEMS 디바이스 가격에 비해서 패키지 가격 비중이 높기 때문에 3차원화하여 전체를 하나의 패키지로 조립하는 것으로 가격 하락을 추구한다.

 

 

4. 3차원 LSI의 최대 문제점

 

3차원 LSI가 2000년 후반부터 크게 다루기 시작하였으나, 제조비용 상승이 문제되어 왔다. 기존 LSI에 비해서 3차원화하는 것에 의해서 TSV(관통배선) 프로세스나 적층 프로세스가 더해진다.


한편, 적층 칩 연면적은 동일 기능을 보유하는 2차원 LSI 칩과 동일한 크기가 되기 때문에 기존 LSI와 같은 칩 가격 저감은 되지 않는다. 지금까지의 프로세스 비용 상승에 관해서는 전술한 바와 같이 웨이퍼 상태에서 부가공정의 증가분만이였다. 그림4에서 적층방법의 종류를 정리하였으나 3차원 LSI을 구성할 각 층의 칩 규격은 메모리 디바이스를 제외하면 동일하지 않는 경우가 많아서 각 층의 LSI가 동일구경에서 만들어 지는 것은 한정되기 때문에 대부분의 적층 디바이스는 웨이퍼 상태에서 적층한 후에 개편화하는 것 같이 안정된 가격으로 할 수 있는 제조방법이 사용되지 않고 있다. 이 때문에 적층 전에 개별화한 칩 동종을 적층하지만 웨이퍼상에서 칩을 적층 후에 절단 분리하는 방법 밖에 없다. 통상 LSI의 제조에서는 하나의 유닛 프로세스 생산성은 10매/시간 이상이다.


12인치 웨이퍼로 1.5㎜□ 칩의 PGD를 27,000개인 것으로 가정하면 이 규격의 LSI 칩에서는 한 시간에 27만개 이상의 칩을 처리하는 것이 가능하다. 한편, 동 LSI 칩이 3차원 적층 공정에 들어가면, 만약 칩 적층시간이 10초/chip가 걸렸다고 하면, 12인치 웨이퍼성의 칩을 처리하기 때문에 270만초(750시간)가 걸린다.


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이것을 복수의 적층 장비로 나누어서 처리한다고 하면 칩에 걸리는 Overhead를 무시하고서도 동일한 생산성을 실현하기 위해서는 750대의 적층장비가 필요하게 된다. 이것은 기존의 LSI 산업 LSI 제조장비수와 Wire Bonder의 대수 관계와 동일하다. Wire Bonder는 한 대 장비 단가는 싸고 Footprint가 적은 것에서 이 흐름에 대응할 수가 있으나 3차원 적층의 경우 장비 단가는 Wire Bonder와 같은 저렴하지도 않고 설치 면적도 크기 때문에 이와 같은 수단을 취할 수가 없다.


전술한 IoT를 중심으로 하는 센서 모듈 시장 규모는 아주 큰 것이 될 것으로 예상되지만 수엔의 가격에도 민감한 센서 모듈에 대해서 3차원 적층 공정의 프로세스 비용을 억제할 수가 없다면 3차원 LSI의 출현은 거의 없을 것이다. 해법의 하나로서는 자기(自己) 집적화기술과 일괄 적층하는 기술을 제안한다.

 

5. 자기집적화 일괄 적층기술

 

3차원 LSI 제조 Flow 중에서 칩 적층(위치 맞추기, Bonding) 프로세스 생산성을 현행의 Flip Chip Bonder를 사용한 프로세스 생산성의 100배 이상 향상시켜 3차원 LSI 제조를 채산성 Base로 승합시키는 것을 목적으로 하고 있다. 이 기술이 실현된다면 지금까지 정체되고 있는 3차원 LSI 어플리케이션 개발도 확대하여 벽을 허무는 것이 되어서 많은 3차원 LSI 제품화가 진행될 것으로 예상하고 있다.


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토후쿠(東北)대학과 공동으로 웨이퍼 또는 Support 기판상에 다수의 칩을 동시에 고정도 위치에 맞추어서 배치하여 일괄로 적층하는 방법을 연구하여 왔다. 이 방법을 사용하면 동시에 다수 칩은 개략적(Rough)으로 위치 맞추기로 소정의 위치에 놓는 것만으로도 액체의 표면장력에 의해 칩이 자동적으로 정도 1㎛ 이하로 위치 맞춘다. 이 상태에서 칩을 놓은 웨이퍼 전체를 가열하여 압축한 액체를 증발시키는 것과 동시에 가열 압착 Bonding을 한다.


본 기술에서는 다수의 칩을 동시 Pick-up 할 수 있어서 수초 내에 많게는 수천 칩의 배치도 가능하여 연속으로 웨이퍼상에 가배치한 칩을 일괄로 접합할 수가 있다. 자동적으로 위치 정합(맞추기)시키는 시간은 최장으로 10초 정도이고 가열 Bonding 처리가 수분이 되어도 한 개 웨이퍼당 칩 적층 시간은 6분 정도로 목표의 한 시간 당 10장의 웨이퍼에 상당하는 LSI 칩이 적층 처리될 수가 있다.


그림8은 이와 같은 가정으로 기존 기술과 자기집적화 일괄적층 기술을 상정한 신기술의 생산성을 비교하였다. 그림에서는 기존 기술에 대한 신기술의 개선효과가 두 자리 이상이기 때문에 종축은 Linear가 아닌 대수(對數) 표시하였다. 그림에서 알다시피 칩 규격이 적을수록 개선 효과는 크게 되어서 1.5㎜□ 이하의 칩 규격이 주류인 IoT 센서 모듈 제조에 필수 기술을 생각하고 있다.


이 기술은 범프를 형성한 칩 적층을 가정하고 있으나 기타 칩 적층 후에 하부 칩과 적층한 칩 표면을 뛰어 넘는 배선으로 접속하는 방법도 취할 수가 있다. 하부 칩이 적층 칩보다 어느 정도 큰 것이 필요하지만 TSV나 범프가 없기 때문에 프로세스 가격이 내려간다. 본 기술은 각종 형태의 칩이 적층될 수 있게 개발을 진행하고 있으나 최종적으로 고객 어플리케이션에 맞추는 Customize가 필요하기 때문에 이 방식에 흥미가 있는 측은 문의가 요구된다.

 

 

6. 미세 pitch의 Micro Bump를 사용한 접속 기술

 

전술한 바와 같이 3차원 적층의 중요한 어플리케이션의 하나로 적층형 이미지 센서가 있다. 토후쿠사는 5㎛ pitch의 In(인디움) Bump 외에 2㎛ pitch 이하를 목적으로 한 "금 Cone-Bump"를 개발중으로 이것은 기존 pitch의 1/10 이하로 100장 이상의 고정밀 미세화가 실현될 수 있다. 그림10에 평균면에 최적한 Cone Bump를 그림11에 적층형 Peak Cell-detector 접합면의 단면 SEM 사진을 제시하였다. 금 Cone Bump는 내산화성이 있어 찌그러짐이 크고, 인디움과 같이 녹아서 횡으로 흐르는 것이 없어서 부재 Bump로 이용된다. 접합 온도는 표면처리의 개선에 의해 CdTe 등의 화합물반도체가 열화하지 않는 150℃까지 내릴 수가 있어서 더욱더 개선하여 120℃(리소그래피 프로세스의 최고 온도)까지 내릴 예정이다.


2㎛ pitch의 경우 균일하게 Bump를 형성하는 기술도 중요하지만 0.5㎛ 이하의 Chip Alignment 정밀도가 요구되고 있으며 이러한 Alignment에서도 선술한 자기집적화 기술을 사용하고 있다. 


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