시스템 LSI 개발의 현상과 과제

기사입력 2017.07.01 10:34
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1. 서론

 

IT(정보기술)가 현대사회에 끼치는 역할은 점차 중요하게 되고 있다. IT는 정보통신 기간계 및 단말계 설비뿐만이 아니고 컨슈머 제품에도 큰 임팩트를 주고 있다. IT를 다스리는 자가 향후의 전자제품의 세계시장을 다스린다고 말해도 과언이 아니다. 이러한 기술을 실현가능하게 하는 것은 말할 필요도 없이 반도체 집적기술이다.


반도체 집적회로의 집적도는 1970년대 이래 18개월에 2배라고 하는 높은 비율로 향상되어 왔으며 현재에는 수억 트랜지스터 규모의 상용 마이크로프로세서도 제조되고 있다. 집적도의 향상은 향후 같은 정도의 성장률이 계속되는 것으로 보여지며 국제반도체기술로드맵(ITRS)에 의하면 수년 후에는 40억 트랜지스터 이상의 집적도를 가지는 VLSI가 실현가능 할 것으로 보여지고 있다.


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이러한 기술을 사용하면 기존에는 다수의 컴포넌트로 구성되어 있던 복잡한 전자시스템을 단일 Si칩 상에 실장이 가능하게 된다. 이러한 집적회로를 시스템 LSI로 불려진다. 그림9에 시스템 LSI의 개념을 나타낸다. 그림에서처럼 시스템 LSI상에 집적화 가능한 컴포넌트에는 프로세서 코어, 메모리, 주변회로, FPGA(Field Programmable Gate Array) 등의 디지털 컴포넌트뿐만 아니라 아날로그회로와 고주파(RF)회로 등도 포함되어 있다.

 


2 시스템 LSI란 무엇인가?

 

본고에서 서술하는 "내장시스템(Embedded System)"은 특정의 응용을 예정한 장비 내부에 내장되어 데이터처리, 통신, 제어 등을 하는 전자시스템이다. 따라서 내장시스템은 PC로 대표되는 "범용계산기"와 요구사양이 크게 다르게 되어 있다.


내장시스템의 용도는 표1에서와 같이 상당히 넓으며 우주, 항공에서 교육, 오락에 걸쳐 상당히 넓은 응용분야에서 사용되고 있다. 내장시스템을 위하여 그의 중요한 기능을 LSI기술에 의하여 집적화하여 실현한 집적회로 제품을 시스템 LSI로 부른다. 시스템 LSI는 기존의 단순한 ASIC( Application Specific IC, 특정용도향 집적회로)와는 크게 다르게 되어 있다. 시스템 LSI 최대 특징의 하나는 프로세서를 사용한 소프트웨어의 처리가 중요한 위치를 점유하는 점이다.


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이와 같은 VLSI가 실현가능하게 된 것은 디자인룰의 미세화가 진전되고 동작주파수도 향상된 결과 종래에는 전용하드웨어(ASIC)로 처리하지 못하는 복잡한 처리를 프로세서를 사용한 소프트웨어 처리로 실현할 수 있게 되었기 때문이다.


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내장시스템에서 사용되는 프로세서는 범용프로세서와 다른 요구사양에 기초하여 설계 되어있다. 범용 CPU에서는 고성능화가 중요한 과제이나 내장시스템에서는 가격대비 성능비가 보다 중요한 경우가 많다. 또 전원으로서 배터리를 사용하는 휴대용 정보통신기기에서는 저소비전력화가 중요한 과제로 되며 가전제품은 대부분 저가격화가 중요한 과제이다. 이와 같이 시스템 LSI는 응용분야와 이의 사용방법에 따르는 요구가 다르게 되어 있다.

 


3. 시스템 LSI의 실장 방법

 

시스템 LSI의 실장방법은 크게 분류하여 SoC(System on Chip)방식과 SiP(System in Package)방식의 2가지가 있다. SoC방식은 그림10에 나타낸 것처럼 동일의 칩상에 복수의 컴포넌트(기능 블럭)을 실장하는 방법이다. 또한 SiP방식은 그림11에서와 같이 동일 패키지에 복수의 칩을 실장하는 방법이다. 이들의 실장방식에는 각각 장·단점이 있다.


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SoC방식은 SiP방식과 비교하여 컴포넌트(기능블록)간의 배선수 제약이 비상식적으로 컴포넌트간의 밴드 폭이 넓게 된다. 또한 같은 이유로 멀티보드 등의 메모리 등 다수의 배선이 필요한 특수한 메모리 블럭의 실장도 용이한 점 등의 이점이 있다. SoC방식의 결점은 메모리와 아날로그 등의 컴포넌트를 통상의 디지털로직회로와 같은 칩상에 실장하는 경우에 제조수율의 저하로 제조비용의 증가를 피할 수 없는 점이다. 그 이유는 이들 컴포넌트의 제조프로세스가 복잡하게 되어 포토마스크의 매수가 증가하는 점과 제조 프로세스간의 최적화가 어려운 점 등을 들 수 있다.


시스템 LSI 실장에 SoC 방식을 사용할 것인가, SiP방식을 사용할 것인가에 대하여는 응용 시스템에 대한 요구 성능의 엄격함과 제조비용의 트레이드오프 등을 고려하여 결정할 필요가 있다.

 

4. 시스템 LSI의 설계상의 과제

 

시스템 LSI의 설계를 위하여 먼저 규모의 문제를 극복하는 필요가 있다. 즉 제조기술의 우위를 충분히 살리기 위하여 대규모인 시스템의 설계를 가능하게 할 필요가 있다. 이를 위해서 설계 기술을 하고난 뒤 기능의 검증을 하지 않으면 않된다.


다음으로 시스템 LSI를 구성하는 성질이 다른 복수 종류의 컴포넌트(프로세서, 메모리, 전용하드웨어 회로 등)로 구성되는 대규모 또한 비균질(Heterogeneous) 시스템의 최적화를 할 필요가 있다. 각각의 컴포넌트를 개별로 최적화하더라도 시스템 전체의 최적화가 달성되려면 끝이 없다. 또 DSM(Deep Sub-Micron)기술로 제조되는 시스템 LSI의 설계품질 견적은 기존의 기술로 제조된 VLSI로서의 설계품질 보다도 어렵게 된다.


시스템 LSI 설계를 하기 위한 기술상의 문제는 다음과 같이 정리해 볼 수가 있다.

① 설계 규모의 증대에 기인하는 설계 공수의 증대

(설계생산성 위기: 협의의 설계 위기)

② 기능 검증의 어려움

③ 설계품질 견적의 어려움

④ 테스트 설계의 어려움

이후의 항목에서는 이들의 문제중에서 ① 및 ③의 문제에 대하여 설명한다.

 

5. 설계 생산성 위기와 그의 극복

 

미국 SEMATECH 조사에 의하면 지금까지의 최첨단 마이크로프로세서 집적도의 성장은 연률 58%이나 설계 생산성의 성장은 연평균 약 21%에 불과한 것으로 되어 있다. 이러한 경향이 계속되면 집적도와 설계 생산성의 갭은 연평균 약 30%씩 넓어지게 된다. 따라서 설계생산성의 개선을 달성하도록 한다면 각각의 시점에서 제조 가능한 최첨단 마이크로프로세서의 설계공수가 연평균 30%씩 증가해서 설계비용도 연평균 30%의 비율로 증가하여 동일한 개발기간으로 설계하는 경우 설계자 수도 연평균 30%의 비율로 증가하는 것이 된다. 그 결과 설계팀의 인원이 관리 가능한 한계를 넘어가게 되므로 프로젝트는 파탄에 이르게 된다. 이러한 문제를 "설계 생산성 위기(Design Productivity Crisis)" 라고 부르고 있다.


이러한 문제를 해결하는 방법으로서는 다음의 방법이 유효하다.

① 기존 설계자산(IP: Intellectual Property)의 재이용

② 설계 방법의 고도화 (새로운 설계 방법의 개발)

 

설계자산의 재이용에 관하여는 이때까지 VSIA(Virtual Socket Interface Alliance)를 중심으로 표준화 활동이 되어 왔었다. 그러나 설계자산의 재이용을 하기 위한 문제점도 현재화하여 왔다. 여기에는 다음과 같은 문제가 포함되어 있다. 먼저 IP의 이용자가 복잡한 기능과 인터페이스를 가진 IP를 그대로 재이용하기 위하여 이들의 IP 사양만이 아닌 실장 방법을 이해하는 필요가 있다. 그러나 IP의 제공자로서는 실장 방법을 공개하는 것은 노하우를 공개하는 것이므로 신중하게 하지 않으면 않된다. 또 부적합이 발견되는 경우의 책임 소재도 명확히 해 둘 필요가 있다. IP의 재이용을 추진하기 위해서는 이들의 문제에 대응하는 적절한 해결책이 요구되고 있다.


설계 방법의 고도화에 관해서는 하드웨어/소프트웨어, 코디자인 방법, 시스템 레벨의 설계기술, 플랫폼 베이스 설계방법 등의 새로운 설계방법이 제안되어 학회 등을 중심으로 논의를 행하고 있다. 또 EDA(Electronic Design Automation) 밴더로 부터도 설계 툴의 제안이 활발하게 이루어지고 있다. 이들의 설계방법에서는 시스템의 동작 등을 고추상도로 기술하는 필요가 있다.


현재 주목받고 있는 시스템기술 언어는 기존에 있던 하드웨어 기술언어(HDL)를 확장하는 방법과 소프트웨어 프로그래밍 언어(C언어와 C++언어 및 이들의 확장언어)를 사용하는 방법 2가지로 분류할 수 있다.


또한 기존부터 사용하던 HDL의 확장으로는 Verilog HDL을 확장한 시스템 Verilog가 제안되어 IEEE에서 표준화가 되었다(IEEE Std-1800). 시스템 Verilog는 기존부터 사용되어온 Verilog HDL에 대하여 어써션(assertion)을 사용한 설계검증을 하기 위한 확장을 행한 언어이다. 시스템 Verilog라고 하는 이름으로는 시스템 언어를 연상하게 되나 시스템 레벨의 설계효율화 보다도 레지스터 트랜스퍼(RT) 레벨에서의 설계검증 효율화를 주된 목적으로 한 HDL로 생각하는 것이 적절하다.


기존부터 있는 프로그래밍 언어를 사용하여 시스템 설계를 하는 어프로치로서는 "C언어 베이스 설계방법"이 강한 관심을 모우고 있다. 이 어프로치에서 사용되는 언어로서는 ANSI C, C++, ANSI C 또는 C++확장, 시스템C, SpecC 등이 있다.


이들 언어 중에 SystemC는 C++에 시스템기술용인 Class Library와 Simulation Kernel을 추가한 언어이다. 이들에 의하여 SystemC에서는 하드웨어가 가지는 병열성을 평행 프로세스로 하여 표현할 수 있으며 시간의 개념도 취급하고 있다. 또한 SystemC의 기술은 기존의 C++개발환경을 사용하여 컴파일하여 시뮬레이션을 할 수 있다. SystemC의 최대의 이점은 시스템동작이 높은 추상도(동작레벨)에 머물지 않고 RT레벨에서도 표현할 수 있다는 점이다. 또 풍부한 데이터형과 이것을 취급하기 위한 풍부한 연산자와 관수가 준비되어 있다. SystemC의 언어사양은 OSCI(Open SystemC Initiative)에 의하여 개발되어 2005년에 IEEE표준(IEEE Std-1666)로서 인정되었다.


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C언어 베이스 방법이 주목되고 있는 것은 다음의 이유에 의한다. 먼저 내장시스템은 하드웨어의 개발과 동시에 응용프로그램의 개발이 필요하게 된다. 따라서 C언어 또는 그의 확장언어를 사용하여 시스템의 동작을 기술함에 의하여 시스템 레벨의 동작 시뮬레이션이 용이하게 되며 또한 시뮬레이션의 시간이 단축된다. 이에 따르는 사양레벨의 부적합을 조기에 발견할 수 있을 가능성도 높아진다. 또 C 언어로 표현되는 설계대상의 추상도는 기존 HDL기술에서의 추상도 보다도 높아지므로 설계 기술량도 삭감된다.


C언어 베이스의 설계방법을 실용화하기 위해서는 RT보다도 높은 추상도로 설계기술에서 RT기술을 합성하는 기술(이른바 동작합성기술과 I/F합성기술)의 확립, 추상도가 높은 설계기술에 대한 설계품질의 견적방법의 확립 등 해결해야 하는 과제도 있다.

 

6. DSM기술에서의 설계품질 견적

 

설계의 품질은 설계품질지표(Design Quality Metrics)에 의하여 평가할 수 있다. 설계품질 중에서 현재 중요시되고 있는 항목은 면적(하드웨어 코스트), 성능, 소비전력 3가지가 있다. 설계품질지표에 포함되어 있는 항목에는 하기 이외에도 테스트용이성, 패키지의 핀 수 등이 있다.


1990년대 중반까지의 VLSI제조기술(대체로 0.5㎛이상의 디자인 룰의 제조기술)에서는 게이트의 스위칭 지연시간이 배선지연시간보다도 지배적이었다. VLSI의 지연시간(동작주파수)를 견적하기 위해서는 게이트의 스위칭 지연시간과 가상적인 배선(가상배선)의 지연시간을 고려하면 좋다. 이를 위하여 그 시대에는 VLSI의 설계를 논리설계와 물리설계로 분리하여 설계 작업을 행하면 좋았다.


그러나 DSM 기술로 시스템 LSI를 제조하고 부터는 배선지연의 영향을 무시할 수 없게 되었다. 그림12는 ITRS에 보고되어 있는 최소선폭과 예상되는 지연시간의 관계를 나타낸다. 여기에서도 알수 있는 바와 같이 프로세스가 미세화되면 게이트의 지연시간 및 국소적인(짧은) 배선(METAL 1)의 지연시간은 단축되어지나 대역적인(긴) 배선의 지연시간은 급격히 증가하는 경향이 보인다. 그래서 대역적인 배선의 지연시간을 단축하기 위하여 도중에 버퍼를 만들어 신호를 증폭할 필요가 있었으나 가정하여 그와 같은 추가를 하였다고 하더라도 DSM 기술로 제조되는 시스템 LSI는 대역적인 시스템의 지연시간이 지배적이 되는 점은 피할 수 없다. 그래서 기존의 설계방법에서는 좋은 효율설계가 되지 못하였다. 특히 문제가 되는 것은 논리설계 단계에서의 시스템전체 성능에 영향을 주지 않고 대역적인 배선의 지연시간 견적이 어렵다는 점이다. 시스템 LSI를 구성하는 컴포넌트의 배치와 배선경로가 결정되지 않으면 대역적인 배선의 길이도 결정하지 못하는 것이다. 따라서 종래의 설계방법으로 위력을 발휘한 "가상배선"의 개념이 사용되지 않게 되었다.


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또 배선의 선폭이 감소하여도 배선저항을 적게 억제하기 위하여 배선의 수직방향 높이는 기존과 비슷하게 하고 있다. 이 경우 병행하는 배선의 간격이 최소선폭에 비례하여 좁아지게 되면 병행하는 배선간의 용량(커패시터)은 늘어나게 된다. 그래서 배선의 지연모델은 그림13에서 처럼 종래보다도 상당히 복잡하게 된다. 그래도 이들의 병행 배선상에서의 신호 변화가 동상의 경우(공히 "0"에서"1"또는 "1"에서"0)와 역상의 경우(일방이 "0"에서"1"로 타방이 "1"에서"0")로 배선지연의 크기가 다르게 된다.


이들의 문제를 해결하는 방법의 하나로서 타이밍클로쥬어(Timing Closure)로 부르는 개념을 사용한 새로운 논리합성방법이 제안되어 있다. 이 방법에서는 크리티컬 베이스의 타이밍 제약이 만족되도록 논리셀의 드라이브 능력을 조절하여 증감해간다. 기존의 논리합성시스템에서는 기본셀간 배선의 지연시간 견적으로서 가상의 배선장(배선장의 추정치)을 사용하여 논리합성을 행하고 있다. 그러나 DSM 기술로 실장된 LSI를 종래방법으로 논리합성하면 설계최적화의 결과가 나오기 어렵다고 하는 문제가 나타난다. 타이밍 클로쥬어 방법에서는 논리합성의 경우에 배선 지연시간을 보다 정밀하게 견적하고 이들에 의해서 설계결과를 안정시키고 있다.

 


7. 향후의 기술동향

 

시스템 LSI의 설계를 하기 위해서는 새로운 설계방법을 채용하는 필요가 있다. 시스템 LSI의 설계는 매우 어렵다. 시스템 LSI향 설계방법에는 다음의 2개의 방향이 있다. 1의 방향은 물리설계를 고려한 논리합성 기술이며 또 다른 방향은 설계기술 레벨의 고위화이다.


이때까지의 설계방법의 기초가 되는 방침(전략)은 논리설계와 물리설계의 분리이다. 논리설계와 물리설계를 분리함에 의하여 분할통치원리가 작동하며 설계의 복잡성이 대폭 완화된다. 그러나 앞서 서술한 바와 같이 DSM기술로 제조하는 대규모 LSI에서는 논리회로의 설계 단계에서 물리설계를 고려하는 필요가 있다. 대역적인 배선의 지연이 논리회로의 스위칭 지연보다도 지배적이 되기 때문이다. 그 결과 타이밍 클로쥬어와 같은 물리설계를 고려한 논리합성방법이 필요하게 된다.


다음은 설계기술의 고위화의 동향에 대하여 설명한다. 1960년대에 반도체 집적회로가 개발된 이래 설계기술의 추상도 레벨의 변천은 약10년마다 변화해왔다. 특히 큰 변화는 1980년대에서 1990년대에 걸쳐 생겨났었다. 1980년대까지는 설계는 주로 회로도(트랜지스터회로, 논리회로)의 형식으로 표현되고 있었다. 그러나 1990년대에 HDL로 논리합성기술이 실용화되고 부터 디지털회로는 RTL레벨로 기술되는 것으로 되었다.


2000년대에 들어와서 부터는 설계기술의 추상도가 RTL레벨에서 비헤비얼로 상향되어왔다. "C언어로의 합성"으로 부르는 기술이 상용화되고 있다. 이 기술은 지금까지 "고위합성(High Level Synthesis)" 또는"비헤비얼합성(Behavioral Synthesis)"로 불리던 기술이다.


이들 기술이 보급된 후의 차세대 설계기술은 이른바 ES(전자시스템)레벨 IP를 사용한 시스템 레벨의 설계방법이라고 생각된다. 여기에서 시스템 레벨의 IP는 프로세서 코어, 대규모 연산모듈, 대규모, 고기능메모리 등의 모듈이다. 즉 차세대 SoC는 멀티프로세서(MPSoC: Multiprocessor SoC)가 주류가 될 것이다. 설계방법으로는 이들의 시스템 레벨 IP의 선택, 또는 설계와 시스템 레벨IP 사이에 접속방법(버스, 네트워크 등)의 최적화가 중요한 과제로 된다.


대규모 연산모듈을 RT레벨 또는 비헤비얼 레벨로 기술하는 경우에는 지금까지 개발되어 온 논리합성기술 또는 고위합성기술을 사용하면 좋다. 이 방법으로 설계된 모듈은 기본적으로 ASIC이며 하드와이어에 의한 실장이 행해지게된다.


대규모 연산모듈을 실장하는 신기술로서는 컨피규러블(Configurable) 프로세서 기술이 유망하다. 컨피규러블 프로세서 기술을 사용하면 특정 응용분야에 적합한 프로세서(ASIP: Application Specific Instruction-set Processor) 개발이 용이하게 된다. ASIP은 특정 응용분야에 특화한 프로세서이며 범용프로세서 보다도 고성능과 저소비 전력성을 달성할 수 있다. 물론 ASIC기술을 사용하면 고성능성과 저소비 전력성을 달성하는 것이 가능은 하다. 그러나 ASIP은 소프트웨어에 의하여 프로그램이 가능하므로 ASIC보다도 넓은 범위의 응용에 적합하지 못하며, ASSP(특정 응용분야 표준제품)로서 이용하기 쉽다고 하는 이점을 가지고 있다.

 

8. 맺음말

 

"약간 경기가 회복하고 있다"라고는 하나 일본의 전자산업 및 반도체산업은 여전히 위기적인 상황이다. 그러나 시스템 LSI기술에 관해서는 적절한 방침으로 대응해 간다면 아직 만회할 기회는 있다. 이 기술에 대한 일본의 어드밴티지는 ① 최첨단 반도체 제조기술을 국내에서 보유하고 있는 것 ② 전자응용 제품의 개발 노하우가 잔존해 있는 것 ③ 일본 국내에 큰 시장을 가지고 있는 것 3개가 있다. 이와 같은 입지조건을 가지는 국가는 일본 이외에는 미국과 EU이외에는 없다. 이들의 어드밴티지를 살려나갈 수 있으면 일본에도 다시 기회가 돌아올 것이다. 시스템 LSI로서는 온 칩 메모리가 중요한 역할을 하고 있다고 생각되어지므로 이때까지의 메모리기술의 축적을 살려가는 것도 중요한 포인트이다.


시스템 LSI가 21세기 일본의 전자산업에서 구세주가 될것인가, 어떨것인가는 향후 대응방법에 있다. 시스템 LSI의 제조기술도 물론 중요하나 제조기술을 살려가기 위해서는 설계기술이 중요하다. 특히 본고에서도 소개한 설계생산성 위기를 회피할 수 있는 생산성이 높은 설계방법 및 DSM대응의 설계품질 견적 방법의 개발이 키포인트가 될 것이다. 또 이러한 설계툴을 사용한 시스템 LSI 설계를 지원하는 새로운 EDA툴 개발이 중요하다.


1990년대에 들어와서부터 일본의 산업계에서는 자사내의 EDA기술의 연구개발을 단념하고 유럽, 미국 벤더의 툴을 사용하여 설계를 행하고 있다. 단기적으로 보면 자사내에서 EDA툴 개발하는것 보다도 외부에서 도입하는 쪽이 저렴한 설계환경을 정비할 수 있을 가능성이 높다. 그러나 장기적, 전략적으로 생각하면 이의 영향은 크다. 먼저 설계방법의 패러다임 쉬프트가 일어나 기존과는 전혀 다른 발상의 설계방법으로 전환할 때 곤란을 느끼게 될 것이다. EDA툴은 단순한 도구가 아니며 그의 도구를 만든 사람의 설계방법을 구현하는 것이므로 도구를 만든 사람의 설계방법의 정확한 이해 없이는 도구의 좋은점을 최대한 도출하는 것은 곤란하다. 따라서 일본의 설계력을 강화하기 위해서는 EDA기술의 연구개발을 계속할 필요가 있다.

 

 

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