시스템 LSI 설계기술과 설계 툴

기사입력 2017.07.01 10:48
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1. 머리말

 

IT시대의 본격적인 도래에 의하여 인터넷, 모바일통신, 디지털가전으로 대표되는 일렉트로닉스제품이 고기능, 고성능화하고 있다. 여기에는 컴퓨터기술, 무선기술, 네트워크기술, 디지털신호기술, 화상처리, 음성처리 등의 이종시스템기술이 통합화되어진다. 이들은 반도체기술 미세화기술 진전에 의하여 시스템 LSI로서 1칩 상에 탑재가능하게 되고 있다.


시스템 LSI를 실현하기 위한 요소기술은 1칩상에 수천만 게이트규모의 회로를 탑재하는 것을 가능하게 하는 프로세스기술, 시스템기술의 노하우를 축적한 설계자산으로서의 하드웨어IP와 미들웨어(소프트웨어IP), 그리고 이들의 컴포넌트를 시스템 LSI로서 통합화하는 설계기술(시스템레벨 설계, 소프트웨어 설계와 칩 설계)로 크게 나눌 수 있다. 이것을 그림14에 표시한다. 최첨단 휴대단말용 시스템 LSI에는 복수 CPU 코어가 탑재되어 있으며 GSM/CDMA 베이스밴드 처리와 어플리케이션 처리 전용의 CPU가 담당하고 있다. 또한 기본 소프트웨어인 OS(오퍼레이팅 시스템)도 거기에 대응하여 복수 탑재되어 있다. "시스템" 그 자체가 1개의 LSI로서 실현될 수 있도록 되어 있다.


LSI의 미세화에 동반하여 1칩에 탑재되는 회로 규모는 점차 증대해가고 있다. 그림15에 ITRS(International Technology Roadmap for Semiconductors)1999년판의 예측하는 회로규모 증가율과 여기에 요구되는 설계 생산성을 나타낸다. 회로 규모(트랜지스터 수/칩)는 연평균 58%로 증가하며 이에 대한 설계 생산성(트랜지스터 수/월)은 21%밖에 되지 않는다. 이것을 "설계 생산성 갭(설계위기)"로 부르며 프로세스기술과 설계기술의 갭은 점차 확대하는 것을 나타내고 있다.


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설계기술이 직면하는 "설계 복잡도"를 나타내는 지표로서 설계 생산성만으로는 충분하지 않다. 설계 복잡도는 프로세스 스케일링, 신규 재료의 도입, 신규 디바이스/배선구조의 도입에 관련하는 "Si복잡도"와 시장이 요구하는 다기능화, 고속화, 저전력화, 저가격화와 개발기간 단축에 의하여 가속되는 "시스템 복잡도" 2개로 나누어 고려되어진다. 설계자가 검토하여 관리해야 하는 과제가 지수함수적으로 증가하여 각각이 복합적으로 연결되어 있는 환경속에서 현실적인 설계기간과 설계인원으로 목표로 하는 시스템 LSI 개발을 완료하기 위해서는 설계기술과 이를 지원하는 설계툴이 점차 중요하게 되고 있으며 이에 대한 기대도 점차 크게 되고 있다.


본 고에서는 설계기술과 이것을 지원하는 설계툴의 현상과 과제에 대하여 기술한다.

 

2. 설계기술의 과제

 

1) 시스템 LSI 설계 플로어


시스템레벨 설계에서 목표 사양에 기초하는 하드웨어와 소프트웨어의 분할을 하고 그 후 하드웨어 설계와 소프트웨어 설계를 병행하여 행한다. 소프트웨어의 설계에는 C/C++등의 고급언어에 의한 내장 소프트웨어 개발이 진행진다.


한편 하드웨어 설계에서는 기능설계와 기능검증을 행하여 이의 설계 성과로서 RTL기술이 완성된다. 이것을 기초로 설계자산으로서의 IP를 활용하여 신규개발 모듈과 함께 칩 설계가 행해진다. RTL기술로 마스크 데이터 작성까지의 설계공정에서는 칩 사이즈, 타이밍, 소비전력과 같은 성능을 확보해가며 소망의 기능을 실현하며 마스크 설계공정에서 OPC, PSM 등의 마스크 데이터의 보정을 행한다. 또한 제품품질의 보증과 테스트 가격 저감에 큰 위치를 점하는 테스트 설계도 병행하게 된다. 설계 공정간에 검증이 실시되며 각 설계공정에서 바르게 기능성능이 실현되고 있는가를 확인한다.

이하 주요한 설계공정에서의 현상과 과제에 대하여 설명한다.

 

2) 시스템레벨 설계

 

엘렉트로닉스 제품 개발함에는 시스템 LSI에 탑재하는 기능, 처리속도, 소비전력, 가격 등을 얼마만큼 최적화하는가가 중요한 과제이다. 이를 검토하는 것이 시스템레벨의 설계이다.


사양 정의는 시스템의 요구사양을 분석 검토함에 의하여 시스템기능과 설계 제약을 결정한다. 이 단계에서는 종이와 연필에 의한 탁상 검토가 주류이나 UML을 사용한 해석방법을 도입하여 애매성을 배제한 미스가 없는 사양의 명확화의 시도가 시작되고 있다.


또 앞으로 과제로서 사양의 애매성을 배제하여 수학적으로 사양을 기술하는 형식 사양언어(Formal Specification)가 검토되고 있으나 현재는 아직 연구단계에 머물고 있다.


시스템기능 설계와 아키텍처 설계에는 처리속도, 소비전력, 가격 등의 기능을 실현하기 위한 제약조건을 고려하여 하드웨어와 소프트웨어의 최적인 분할을 행한다. 이 단계에서는 아키텍처 후보를 열거하고 몇 가지로 조합하여 최적의 것을 선택한다. 하드웨어와 소프트웨어의 설계툴에 의한 자동최적화분할은 장래의 과제이며 단시간 내에 가능한 한 많은 아키텍처 후보를 탐색하여 최적한 것을 선택하는 설계방법이 이용되고 있다.


하드웨어로서 실현하는 기능에 대하여 현재에는 고위합성에 의한 설계가 보급되고 있다. 화상데이터 처리 등의 알고리즘을 기술한 C/C++언어를 입력하여 일거에 RTL레벨까지 합성하는 것이 가능한 고위합성 툴, 일단 수작업으로 구조적으로 분할하여 SystemC 등의 언어로 표현된 트랜젝션 레벨기술을 RTL로 합성하는 동작 합성툴이 실용화되어 있다. 고위합성을 더욱더 보급하기 위해서는 데이터베이스 논리와 제어 논리도 되는 대규모의 기능블록을 일괄로 취급하는 기술이 필요하며 현재 이의 실현이 검토되고 있다.

   

3) 기능 검증

 

최근에는 기능 검증이 시스템 LSI설계 공수의 50% 이상을 점하고 있다고 말한다. 기존 기능 검증과 타이밍 검증을 HDL 시뮬레이션을 사용하여 동시에 시행하고 있었으나 기능 검증과 타이밍 검증을 완전히 분리하는 설계방법과 정적 타이밍 검증툴(STA) 실용화에 의하여 기능 검증의 효율화를 실현하였다. 또 테스트 용이화를 위한 스캔회로 생성, 클럭트리 생성 등의 논리변경에 의한 원 회로의 기능 확인도 HDL 시뮬레이션에 의하여 기능 검증을 해 왔으나 등가성 검증 툴의 실용화에 의하여 1디지트 이상의 기능 검증의 효율화를 실현하였다.


그러나 이들의 개선을 능가하는 정도의 속도로 시스템 LSI의 탑재 가능한 회로 규모는 증대하여 탑재된 시스템 기능은 복잡화한다. 향후 기능 검증의 한층더한 효율 향상책은 ① 기능 검증의 고속화와 효율화 ② 검증품질의 향상(코너케이스를 포함) ③ (검증의 기준으로서의) 사양의 명확화와 애매성의 배제이다.


기능 검증은 하드웨어 기술 언어(Verilog HDL과 VHDL)를 입력하는 HDL 시뮬레이션을 EWS상에서 사용하는 것이 일반적이며 널리 보급되고 있다. 하드웨어(EWS)의 성능 향상과 소프트웨어의 최적화기술에 의하여 처리속도가 일취월장 향상하고 있다. 그러함에도 시스템 LSI의 대규모화와 FPGA의 합성기술의 진전에 의하여 HDL 시뮬레이터의 사용방법을 그대로 답습한 에뮬레이터가 실용화되어 시스템 LSI를 포함한 전체시스템의 고속 검증을 실현하고 있다. 이들의 동적 검증에서는 어떻게 효율적으로 테스트 밴치를 개발하는가가 과제이나 검증수순, 코너케이스의 검증을 쉽게하는 시스템 Verilog 등의 전문언어를 베이스로 한 테스트벤치 생성 툴이 보급되고 있다.


또 HDL 시뮬레이터를 보완하는 정적 포말(Formal)검증기술이 실용 레벨로 되고 있다. 전술한 등가성 검증에 더하여 테스트 칩을 사용하지 않은 총체적인 기존의 동적 검증기술과 조합한 세미 포말 검증툴도 등장하고 있다. 그 중에서도 대규모회로의 내부 관측성을 강화 효율적인 기능검증을 해주는 Assertion-based 검증 방법이 보급하기 시작하고 있다. PSL, 시스템 Verilog Assertion의 IEEE 표준화를 위한 활동도 활발하며 이용 기술의 축적이 향후 보급을 위한 과제이다.

 

4) 칩 설계

 

0.25㎛ 이후의 Deep 서브마이크론 세대에서는 지연계산에서 배선지연이 셀지연에 비하여 지배적으로 되었다. 이를 위하여 팬아웃수를 기초로 한 가부하지연 계산모델(와이어로드 모델)에서는 오차가 크게 되어 논리합성시에 타이밍이 만족해도 레이아웃후의 실부하 타이밍 에러가 다발하여 설계가 종료하지 못하는 문제가 나타난다. 이 해결책으로 등장한 것이 Physical Synthesis 라는 기술이다 RTL기술로 합성할 때 종래의 와이어로드 모델에 의한 지연계산을 하는 대신에 셀 배치를 실제로 하여 보다 고정도의 지연계산에 기초하여 타이밍의 최적화를 행한다. 또 기존의 정적 타이밍 해석에서는 칩간 편차를 고려하고 있었으나 최근 Marginless 설계요구에 대하여 칩내 편차를 고려하는 통계적인 타이밍 해석이 도입되고 있다. 타이밍이 크리티컬한 Path에 대해서는 논리단수의 삭감. 고구동능력 셀의 사용 등의 최적화에 의하여 타이밍을 만족시키며 여유가 있는 Path에 대해서는 저구동능력 셀을 사용한다고 하는 경제적인 설계가 가능하게 된다.

최신의 휴대단말용 시스템 LSI에 대표되는 것 같이 저전력화 요구가 높아지고 있다. 종래의 클록게이트 방식에 의하여 시스템클록을 부분적으로 정지시키는 방법에서는 50%이상의 극적인 전력저감을 실현할 수 없으므로 칩내를 전압레벨과 전원공급을 물리적으로 분리한 "파워 도메인"으로 분할하여 레이아웃하는 것이 일반적으로 되어 있다. 이것을 고려한 자동레이아웃이 실용화하고 있다.


수 천만 게이트의 논리규모를 탑재할 수 있는 시스템 LSI에서는 Time-to-Market의 압박속에서 개발기간의 단축을 위한 설계팀에 의한 분담설계, Concurrent설계가 필요하게 되고 있다. 설계팀에서의 설계 성과(IP) 재이용도 이것에 박차를 걸고 있다. 이의 해결책으로서 본격적으로 힘을 들이는 것이 계층화 설계 방법이다. 과거 여러 번 계층화 레이아웃의 필요성을 호소하였으나 이것을 실현하기 위한 기술 문제가 많고 플렛트 레이아웃의 착실한 성능개선에도 도움이 되는 실용화에는 이르지 못하였다.

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계층화 설계에서 중요한 기술은 RTL 디자인 Planning이다. 이것은 RTL에서 타이밍, 칩면적, 소비전력의 추정을 하여 여기에 기초하는 칩상에서 최적한 물리계층을 결정하기 위한 지원툴이다.


전술한 Physical Synthesis와 잘 연계되어 RTL로 좋은 결과의 Feed-forward의 설계방법을 실용화함에는 툴의 한계를 고려해가며 몇 개라도 설계실적에 기초한 이용기술의 확립이 급선무이다. 이것을 그림16에 나타낸다.


Deep Submicron세대의 또한가지 큰문제가 배선에 관한 현재화하는 문제점을 나타내는 "Signal Integrity"이다. 내용으로서는 오동작과 성능저하의 요인이 되는 ① 크로스토크노이즈② IR드롭 ③ 엘렉트로 마이그레이션 ④ 핫 캐리어 ⑤ 안테나 효율이 있다. 이들의 해결책으로서 설계 툴에 기초하는 첵커의 개발과 여러가지 해석 툴에 의하여 문제를 적출하여 대책을 세우는 방법을 취하고 있으나 일부는 시그날 인텍그리티를 고려한 자동 레이아웃으로서 실현되고 있다.

 

5) 마스크 설계

 

포토리소그래피에 사용하는 광원 파장과 디바이스 최소 디자인룰이 역전하여 더욱 갭이 넓어지게 된다. 이것을 Subwavelength 위기라고 부른다. 파장 193㎚ 레이져를 사용한 ArF 리소그래피는 당초에 단명할 것으로 생각해 왔으나 최근에 이르러 90㎚노드의 양산기술로서 새로운 액침기술과 함께하여 65㎚, 45㎚노드에서도 활용 전망이 되고 있다.


그래서 Subwavelength 위기는 더욱 심각하게 되며 OPC, PSM으로 대표하는 해상기술(RET:Resolutuon Enhancement Technology)이 점차 중요하게 되고 있다.

 

6) 테스트 용이화 설계

 

종래 테스트 용이화 설계는 시스템 LSI의 품질을 보증하기 위하여 중요한 기술이었으나 최근에는 여기에 더하여 시스템 LSI의 고속화와 다핀화에 따르는 고가의 시스템 투자억제, 즉 테스트 가격 삭감을 위하여 점차 중요도가 높아지고 있다.


실제 물리적 고장을 해석하여 이것을 어떻게 논리적인 고장모델로서 표현하여 EDA 툴상에 취급하는가가 시스템 LSI의 품질향상을 위하여 중요한 과제이다. 현재에도 단일축퇴고장 모델을 기초로 한 고장 검출율이 품질의 지표로 되어 있으나 ㎚ 프로세스 시대가 되어 종래의 단일축퇴고장에서는 검출되지 못하는 제조결함이 현재화하고 있다. 이들의 결함은 지연시간의 변화로만 관측될 수 있으므로 트랜지션 고장, Path고장, 등의 새로운 고장모델의 도입이 필요하다. 또한 테스트 할때 실동작에 가까운 주파수로 하는 At-Speed테스트방법이 도입되고 있다.


새로운 고장모델의 도입과 규모의 확대에 의하여 테스트 패턴장이 점차 급속히 증가하고 있다. 여기에 현재 주목을 받고 있는 기술이 테스트 압축기술이다. 전용의 기능 블록 IP를 삽입하므로서 100배 이상의 압축이 가능하게 되고 있다.


또 향후 기술로서 로직 BIST가 있다. 이것은 메모리에 적용되고 있는 기술을 코어와 논리회로에 적용한다고 하는 시도이다. 스캔 설계방법 이상의 회로제약이 엄격하며 ATPG의 결정론적 방법과 다른 의사난수를 사용하는 비결정론적 방법이므로 높은 고장 검출율의 달성이 어렵다. 또한 예상하지 못한 회로 Path가 활성화하므로 이를 위한 타이밍제약을 특정하는 것이 필요하게 되며 테스트시의 전류량의 증가와 발열이 과제로 되어 있다. 그러나 저속으로 저핀의 염가판 테스트에서는 단시간 테스트기간으로 고속 동작을 테스트할 수 있는 방법이므로 실용화를 위하여 향후 확대될 것이다.

 

7) IP 재이용 설계와 플랫폼 설계

 

시스템 LSI에 탑재되는 회로규모의 증대에 의하여 모두 신규설계로 칩 전체를 내장하는 것은 불가능하며 더욱이 탑재해야하는 시스템 기술을 자사만으로 개발하는 것도 개발기간과 설계 리소스면에서 곤난하게 되고 있다. 그래서 한 기업내에 머무르지 않고 기업간에 설계자산(IP)의 재이용이 일반화하고 있다. 전술한 그림15는 설계 생산성의 위기를 제시한 것이나 프로세스기술과 설계기술의 갭을 매우는 솔루션으로서 재이용 설계에 대한 기대가 높다. IP재이용설계는 부품의 재이용율을 올려주므로서 더욱더 플랫폼베이스의 설계는 아키텍처의 재이용에 의하여 함께 생산성의 향상을 이루고자하고 있다. 플랫폼 베이스의 대표적인 예로서는 휴대전화분야에서의 베이스밴드의 시스템 LSI에서 채용되고 있는 ARM코어와 그의 표준 Bus AMBA가 거론되어지고 있다.


재이용함에 있어서 중요한 것은 사양서 등의 도큐먼트의 가독성과 설계 데이터의 포터빌리티이다. 또한 이들의 IP를 합리적으로 검증하기 위한 검증용지도 중요하게 되고 있다.

 

8) EDA 표준화 동향

 

설계기술의 진전과 설계툴의 보급에 대하여 EDA의 표준화가 주어진 역할은 크다.


1990년 초두의 네트리스트 EDIF로부터 시작하여 현재는 하드웨어 설계기술언어 Verilog HDL과 VHDL, 레이아웃데이터 GDSⅡ/LEF/DEF 등이 실용화되어 설계 계획을 구축함에 있어서 큰 혜택을 받고 있다. 현재의 관심은 시스템 레벨 언어와 검증용어이다. 2005년 말에 시스템 Verilog, PSL, SystemC가 IEEE표준으로 되어 그것을 서포트하는 설계 툴도 실용화되었다. 향후 그의 보급을 위하여 움직임이 커지기 시작하고 있다.

 

3. 맺는말

 

시스템LSI의 설계기술과 설계 툴의 현상과 향후 과제를 개괄하였다. 대규모 시스템 LSI의 개발을 성공시키기 위해서는 광범위한 시스템기술의 시스템 설계 기술에서부터 칩 설계까지 망라하는 설계기술의 중요성이 점차 높아지고 있으며 이것을 보급하여 글로벌한 협업 환경을 구축하기 위해서도 설계 툴에 대한 기대가 높다.

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